产品特性
◼ 16 通道、双路、同步采样输入
◼ 可独立选择的通道输入范围
真双极性：±10 V 、±5 V 、±2.5 V
◼ 5 V单模拟电源，V DRIVE 电源电压：2.3 V至 5.5 V
◼ 完全集成的数据采集解决方案
模拟输入箝位保护
具有 1 MΩ 模拟输入阻抗的输入缓冲器
一阶抗混叠模拟滤波器
片内精密基准电压及基准电压缓冲器
双通道 16 位逐次逼近型寄存器 (SAR)ADC
吞吐速率：2×1 MSPS
通过数字滤波器提供过采样功能
灵活的序列器，支持突发模式
◼ 灵活的并行/串行接口
SPI/QSPI/MICROWIRE/DSP 兼容
可选循环冗余校验 (CRC) 错误检查
◼ 硬件/软件配置
◼ 性能
信噪比 (SNR)：90.5dB
总谐波失真 (THD)：− 101 dB
±1 LSB INL (典型值)， ±0.99 LSB DNL (最大值) 模拟输入通道提供 8 kV ESD 额定值
◼ 片内自检测功能
◼ 低功耗：150mW
◼ 80 引脚 LQFP 封装
产品应用
◼ 电力线路监控
◼ 保护继电器
◼ 多相电机控制
◼ 仪器仪表和控制系统
◼ 数据采集系统 (DAS)
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技术规格
除非另有说明， VREF = 2.5 V外部/内部基准电压， V CC = 4.75 V至5.25 V ，V DRIVE = 2.3 V至5.5 V ，fSAMPLE = 1 MSPS ，TA = −40°C 至 125°C。
参数 | 测试条件/注释 | 最小值 | 典型值 | 最大值 | 单位 |
动态性能 信噪比 (SNR)1
信纳比 (SINAD) 动态范围 总谐波失真 (THD)
峰值谐波或杂散噪声 交调失真 (IMD) 二阶项 三阶项 通道间隔离 | fIN = 1 kHz正弦波，除非另有说明 无过采样， ±10 V 范围 OSR = 2 ，±10 V范围3 ，fSAMPLE = 500 kSPS OSR = 4 ，±10 V范围3 无过采样， ±5 V 范围 无过采样， ±2.5 V 范围 无过采样， ±10 V 范围 无过采样， ±5 V 范围 无过采样， ±2.5 V 范围 无过采样， ±10 V 范围 无过采样， ±5 V 范围 无过采样， ±2.5 V 范围 无过采样， ±10 V 范围 无过采样， ±5 V 范围 无过采样， ±2.5 V 范围
fa = 1 kHz ，fb = 1.1 kHz
未选中通道的fIN 最高可达5 kHz |
89
88 85.5 88.5 87.5 85 |
89.5 91 92 88.5 86 90 89 87 92 90.5 88 − 104 − 101 −98 − 103
− 105 − 113 − 106 |
−93.5 |
dB dB dB dB dB dB dB dB dB dB dB dB dB dB dB
dB dB dB |
模拟输入滤波器 全功率带宽 相位延迟2
相位延迟漂移3 相位延迟匹配(双路同步对)2 |
−3 dB ，±10 V 范围 −3 dB ，±5 V/2.5 V 范围 −0.1 dB ±10 V 范围 ±5 V 范围 ±2.5 V 范围 ±10 V 范围 ±10 V 范围 ±5 V 范围 ±2.5 V 范围 |
39 33 5.5 4.4 5 4.9 ±0.55 4.4 4.7 4.1 |
6
5 100 |
kHz kHz kHz μs μs μs ns/°C ns ns ns | |
直流精度 分辨率 差分非线性 (DNL) 积分非线性 (INL) 总不可调整误差 (TUE)
正满量程误差4 外部基准电压源
内部基准电压源 |
无失码
±10 V 范围 ±5 V 范围 ±2.5 V 范围
±10 V 范围 ±5 V 范围 ±2.5 V 范围
±10 V范围 |
16 |
±0.5 ±1 ±6 ±8 ±10
±5 ± 4 ± 2
±5 |
±0.99 ±2
±32 |
Bits LSB4 LSB LSB LSB LSB
LSB LSB LSB
LSB |
参数 | 测试条件/注释 | 最小值 | 典型值 | 最大值 | 单位 |
正满量程 (PFS) 误差漂移2 正满量程误差匹配
双极性零代码误差 双极性零代码误差漂移3 双极性零代码误差匹配 负满量程 (NFS) 误差4
负满量程误差漂移2 负满量程误差匹配 | 外部基准电压源 内部基准电压源 ±10 V 范围 ±5 V 范围 ±2.5 V 范围 ±10 V 范围 ±5 V 范围 ±2.5 V 范围 ±10 V 范围 ±5 V 范围 ±2.5 V 范围 ±10 V 范围 ±5 V 范围 ±2.5 V 范围 外部基准电压源 ±10 V 范围 ±5 V 范围 ±2.5 V 范围 内部基准电压源 ±10 V 范围 外部基准电压源 内部基准电压源 ±10 V 范围 ±5 V 范围 ±2.5 V 范围 | ±2 ±3 3 4 8 ±0.8 ±1 ±3 ±1.3 ±0.9 ±0.5 ±2 ±3 ±3
±4 ±3 ±6
±3 ±2 ±4 4 4 8 | ±5 ±10 11
±8 ±10 ±15 ±20.4
±10
±32
±5
12 | ppm/°C ppm/°C LSB LSB LSB LSB LSB LSB μV/°C μV/°C μV/°C LSB LSB LSB
LSB LSB LSB
LSB ppm/°C ppm/°C LSB LSB LSB | |
模拟输入 输入电压范围 模拟输入电流
输入电容 输入阻抗 输入阻抗漂移3 |
软件/硬件可选 软件/硬件可选 软件/硬件可选 ±10 V 范围，见图 34 ±5 V 范围，见图 34 ±2.5 V 范围，见图 34
见“模拟输入”部分 |
0.85 |
±10.5 ±6.5 ±4 10 1 |
±10 ±5 ±2.5
25 |
V V V μA μA μA pF MΩ ppm/°C |
基准电压输入/输出 基准输入电压范围 直流漏电流 输入电容 基准输出电压 基准源温度系数3 |
见“ADC 传递函数”部分
REFSEL = 1 REFINOUT |
2.498
2.498 |
2.5
7.5
±2 |
2.501 ±1
2.501 ±15 |
V μA pF V ppm/°C |
逻辑输入 输入电压
高 (V INH ) 低 (V INL )
输入电流 (I IN ) 输入电容 (C IN ) |
V DRIVE = 2.7 V至 5.5 V V DRIVE = 2.3 V至 2.7 V V DRIVE = 2.7 V至 5.5 V V DRIVE = 2.3 V至 2.7 V |
2 1.7 |
5 |
0.8 0.7 ±1 |
V V V V μA pF |
参数 | 测试条件/注释 | 最小值 | 典型值 | 最大值 | 单位 |
逻辑输出 输出电压 高 (VOH ) 低 (VOL ) 悬空态漏电流 悬空态输出电容 输出编码 |
I SOURCE = 100 μA I SINK = 100 μA
二进制补码 |
V DRIVE − 0.2 |
±0.005 5 |
0.4 ±1 |
V V μA pF |
转换速率 转换时间 采集时间 吞吐速率 |
每对通道 每对通道 每对通道 |
3 3 |
1 |
μs μs MSPS | |
电源要求 VCC V DRIVE IVCC
正常模式电流
关断模式电流 正常模式功耗 关断模式功耗 |
fSAMPLE = 1 MSPS
fSAMPLE = 1 MSPS |
4.75 2.3 |
28
2
140
11 |
5.25 5.5
32 |
V V
mA mA
mW mW |
1 未经生产测试。 样片在初次发布期间均经过测试， 以确保符合标准要求。
2 LSB表示最低有效位。±2.5 V输入范围时， 1 LSB = 76.293 μV 。±5 V输入范围时， 1 LSB = 152.58 μV 。±10 V输入范围时， 1 LSB =
305.175 μV。
3 内部基准源的正负满量程误差不包括基准源误差。
4 仿真数据支持。
时序规则
通用时序规格
除非另有说明， V CC = 4.75 V至5.25 V ，VDRIVE = 2.3 V至5.5 V ，V REF = 2.5 V外部/内部基准电压， TA = −40°C至 125°C。接口时序 利用30 pF负载电容进行测试，取决于VDRIVE 和串行接口的负载电容。
表.
参数1 | 最小值 | 典型值 最大值 | 单位 | 描述 | ||
t CYCLE | 1 | μs | 连续 CONVST 上升沿之间的最短时间(不包括突发和过采样模式) | |||
t CONV_LOW t CONV_HIGH t BUSY_DELAY t CS_SETUP t CH_SETUP | 150 50
20 |
32 | ns ns ns ns ns | CONVST 低电平脉冲宽度 CONVST 高电平脉冲宽度 CONVST 高电平到 BUSY 高电平(手动模式) BUSY下降沿到CS下降沿建立时间 | ||
t CH_HOLD | 50 | ns | 硬件模式下 CHSELx 的通道选择建立时间 | |||
t CONV | 20 | ns | 硬件模式下 CHSELx 的通道选择保持时间 | |||
tACQ | 475 | 520 | ns | 选定通道对的转换时间 | ||
t QUIET | 480 | ns | 选定通道对的采集时间 | |||
t RESET_LOW | 50 | CS 上升沿到下一CONVST上升沿 | ||||
部分复位 | ||||||
完全复位 t DEVICE_SETUP 部分复位 | 40 1.2 | 500 | ns μs | 部分RESET低电平脉冲宽度 完全RESET低电平脉冲宽度 | ||
t 完全复位 |
50 | ns | 部分RESET高电平到CONVST上升沿之间的时间 | |||
WRITE 部分复位 | 15 | ms | 完全RESET高电平到CONVST上升沿之间的时间 | |||
t 完全复位 RESET_WAIT t RESET_SETUP | 50 240 1 | ns μs ms | 对于写操作，部分RESET高电平到CS之间的时间 对于写操作，完全RESET高电平到CS之间的时间 稳定VCC /V DRIVE 到RESET释放之间的时间(见图 50) | |||
部分复位 | RESET释放之前被查询的硬件输入必须保持稳定的时间(见图 50)
RESET释放之后被查询的硬件输入必须保持稳定的时间(见图50) | |||||
完全复位 t RESET_HOLD 部分复位 | 10 0.05 | ns ms | ||||
完全复位 | ns | |||||
10 0.24 | ms | |||||
并行模式时序规格
参数 | 最小值 典型值 最大值 | 单位 | 描述 |
t RD_SETUP | 10 | ns | CS 下降沿到RD下降沿建立时间 |
t RD_HOLD | 0 | ns | RDb 上升沿到CS上升沿保持时间 |
t RD_HIGH | 10 | ns | RDb 高电平脉冲宽度 |
t RD_LOW | 30 | ns | RDb 低电平脉冲宽度 |
t DOUT_SETUP | 30 | ns | 下降沿后的数据访问时间 RDb |
t DOUT_3STATE | 11 | ns | CS 上升沿到DBx高阻抗状态 |
t WR_SETUP | 10 | ns | CS 到WR建立时间 |
t WR_HIGH | 20 | ns | WRb 高电平脉冲宽度 |
t WR_LOW | 30 | ns | WRb 低电平脉冲宽度 |
t WR_HOLD | 10 | ns | WRb 保持时间 |
t DIN_SETUP t DIN_HOLD | 30
10 | ns ns | 配置数据到WRb建立时间 配置数据到WRb保持时间 |
t CONF_SETTLE | 20 | ns | 配置数据稳定时间， WRb上升沿到CONVST上升沿 |
串行模式时序规格
参数 | 最小值 典型值 最大值 | 单位 | 描述 | |
fSCLK 1 t SCLK t SCLK_SETUP 1 | 40/50 1/fSCLK 10.5 13.5 10 8 9 9 11 4 10 8 10 | MHz
ns ns ns ns ns ns ns ns ns ns ns | SCLK 频率 最短 SCLK 周期 CS 到SCLK下降沿建立时间， V DRIVE 高于 3 V CS 到SCLK下降沿建立时间， V DRIVE 高于 2.3 V SCLK到CS上升沿保持时间 SCLK 低电平脉宽 SCLK 高电平脉宽 SCLK上升沿后的数据输出访问时间， V DRIVE 高于 3 V SCLK上升沿后的数据输出访问时间， V DRIVE 高于 2.3 V SCLK 上升沿后的数据输出保持时间 SCLK 下降沿前的数据输入建立时间 SCLK 下降沿后的数据输入保持时间 CS 上升沿到SDOx高阻抗状态 | |
t SCLK_HOLD t SCLK_LOW t SCLK_HIGH t DOUT_SETUP 1 | ||||
t t t t |
DOUT_ HOLD DIN_ SETUP DIN_ HOLD DOUT_3STATE | |||
取决于VDRIVE 和负载电容(见表14)。
引脚功能描述
引脚编号 | 类型1 | 引脚名称2 | 描述 |
1 | AI GND | V4BGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V4B。 |
2 | AI | V4B | 通道 4 模拟输入， ADC B。 |
3 | AI GND | V5BGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V5B。 |
4 | AI | V5B | 通道 5 模拟输入， ADC B。 |
5, 16, 29, 72 | P | AGND | 模拟电源地引脚。 |
6, 15, 30, 71 | P | VCC | 模拟电源电压， 4.7 V 至 5.25 V。这是内部前端放大器和 ADC 内核的电源电压。这 些 引脚应利用 0.1 μF 和 10 μF 并联电容去耦至 AGND。 |
7 | AI | V6B | 通道 6 模拟输入， ADC B。 |
8 | AI GND | V6BGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V6B。 |
9 | AI | V7B | 通道 7 模拟输入， ADC B。 |
10 | AI GND | V7BGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V7B。 |
11 | AI GND | V7AGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V7A。 |
12 | AI | V7A | 通道 7 模拟输入， ADC A。 |
13 | AI GND | V6AGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V6A。 |
14 | AI | V6A | 通道 6 模拟输入， ADC A。 |
17 | AI | V5A | 模拟输入 V5A。 |
18 | AI GND | V5AGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V5A。 |
19 | AI | V4A | 模拟输入 V4A。 |
20 | AI GND | V4AGND | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V4A。 |
引脚编号 | 类型1 | 引脚名称2 | 描述 |
1 22 23 24 25 26 27 28 31
32 33
34 35
36
37
38, 39
40
41, 42, 43,44
45 | AI GND AI AI GND AI AI GND AI AI GND AI CAP
CAP REF
CAP DI
DI DI
DI
DI DO/DI DO/DI | V3AGND V3A V2AGND V2A V1AGND V1A V0AGND V0A REFCAP
REFGND REFINOUT
REFINOUTGND REFSEL
RESET SEQEN
HW_RNGSEL1, HW_RNGSEL0
SER/PARb
DB0, DB1, DB2, DB3 DB4/SER1W | 模拟输入接地引脚。此引脚对应于模拟输入引脚 V3A。 通道 3 模拟输入， ADC A。 模拟输入接地引脚。此引脚对应于模拟输入引脚 V2A。 通道 2 模拟输入， ADC A。 模拟输入接地引脚。此引脚对应于模拟输入引脚 V1A。 通道 1 模拟输入， ADC A。 模拟输入接地引脚。此引脚对应于模拟输入引脚 V0A。 通道 0 模拟输入， ADC A。 基准电压缓冲输出强制/检测引脚。利用低有效串联电阻 (ESR) 、10 μ F、X5R 陶 瓷电容将此引脚去耦至 AGND，电容应尽可能靠近 REFCAP 引脚。此引脚 上的电 压典型值为 4.096 V。 基准电压接地引脚。此引脚应连接到 AGND。 基准电压输入/基准电压输出。当 REFSEL 引脚设置为逻辑高电平时， 此引脚 提供 2.5 V 片内基准电压供外部使用。或者， 可将 REFSEL 引脚设置为逻辑低 电平以禁 用内部基准电压，并将 2.5 V 外部基准电压施加到此输入端。无论 使用内部还是外 部 基 准 电 压 ， 都 需 要 对此 引 脚去 耦 。 应 将 一个 100 nF X8R 电容连接在 REFINOUT 引脚与 REFINOUTGND 之间且尽可能靠近 REFINOUT 引脚。如果使 用外部基准电压源， 应将一个 10 kΩ 串联电阻连接到此引脚以 限制基准信号带 宽。 基准电压输入、基准电压输出接地引脚。 内部/外部基准电压选择输入。 REFSEL 为逻辑输入。如果此引脚设为逻辑高 电 平， 则选择并使能内部基准电压模式。如果此引脚设为逻辑低电平， 则内 部基准 电压禁用， 必须将外部基准电压施加到 REFINOUT 引脚。完全复位释 放时，信号 状态被锁存，需要再一次完全复位才能重新配置。 复位输入。 提供完全和部分复位选项。复位类型由RESET脉冲长度决定。 RESET保 持低电平时，器件将被置于关断模式。详情参见“复位功能”部 分。 通道序列器使能输入(仅硬件模式)。当 SEQEN 接低电平时，序列器禁用。 当 SEQEN 为高电平时，序列器使能(硬件模式下功能受限)。详情参见“序 列器”部 分。完全复位释放时，信号状态被锁存，需要再一次完全复位才能 重新配置。 在软件模式下，此引脚必须连接到 DGND。 硬件/软件模式选择， 硬件模式范围选择输入。完全复位时， 硬件/软件模式 选择 被锁存。硬件模式下的范围选择不会被锁存。 HW_RNGSELx = 00 ：软件模式； ADCS16162通过软件寄存器配 置。 HW_RNGSELx = 01 ：硬件模式；模拟输入范围为±2.5 V。 HW_RNGSELx = 10：硬件模式；模拟输入范围为±5 V。 HW_RNGSELx = 11 ：硬件模式；模拟输入范围为±10 V。 串行/并行接口选择输入。逻辑输入。如果此引脚与逻辑低电平相连，则选 择并行 接口。如果此引脚与逻辑高电平相连， 则选择串行接口。完全复位释 放时，信号 状态被锁存，需要再一次完全复位才能重新配置。 并行输出/输入数据位 0 至数据位3。在并行模式下，这些引脚是输出/输入 并行数 据位 DB7 至 DB0。详情参见“并行接口”部分。在串行模式下， 这些引 脚必须与 DGND 相连。 并行输出/输入数据位 4/串行输出选择。在并行模式下，此引脚充当三态并 行数字 输出/输入引脚。详情参见“并行接口”部分。 在串行模式下， 此引脚决定串行输出是工作在SDOA和SDOB上， 还是仅工作 在 SDOA上。当SER1W为低电平时， 串行输出仅工作在SDOA上。当SER1W为 高电 平时， 串行输出工作在SDOA和SDOB上。完全复位释放时， 信号状态被 锁存， 需要再一次完全复位才能重新配置。 |
引脚编号 | 类型1 | 引脚名称2 | 描述 |
46
47, 48
49
50
51 52
53, 54
55
56
57
58, 59, 60
61
62
63 | DO/DI
DO/DI P
P
CAP CAP
DO/DI DO/DI DO/DI DO/DI DO/DI
DI
DI
DI | DB5/CRCEN
DB6、DB7
V DRIVE DGND
REGGNDD REGCAPD
DB8、DB9 DB10/SDI DB11/SDOB DB12/SDOA
DB13/OS0 、 DB14/OS1 、 DB15/OS2
WR/BURST
SCLK/RD
CSb | 并行输出/输入数据位 5/CRC 使能输入。在并行模式下，此引脚充当三态并行数字输入/ 输出。 在串行模式下， 此引脚用作 CRC 使能输入。完全复位释放时， CRCEN 信号状态被 锁存，需要 再一次完全复位才能重新配置。详情参见“数字接口”部分。 在串行模式下， 当 CRCEN 为低电平时， 转换结果之后无 CRC 字；当 CRCEN 为高电平时， 最 后一个转换字之后会附加一个由 CHSELx 配置的CRC 字。详情参见 CRC 部分。 在软件模式下，此引脚必须连接到 DGND 。 并行输出/输入数据位 6 和数据位 7。当SER/PAR = 0 时，这些引脚充当三态并行数字输 入/ 输出。详情参见“并行接口”部分。在串行模式下， 当SER/PAR = 1 时， 这些引脚必须与 DGND相连。 逻辑电源输入。此引脚的电源电压(2.3 V 至 5.5 V)决定逻辑接口的工作电压。此引脚 的标称电 源与主机接口电源相同。此引脚应利用 0.1 μF 和 10 μF 并联电容去耦。 数字地。此引脚是ADCS16162上所有数字电路的接地基准点。 DGND引脚必须连接到系统的 DGND层。 连接到 REGCAPD (引脚 52)的数字低压差 (LDO) 稳压器的地。 内部数字稳压器电压输出的去耦电容引脚。应将此输出引脚通过一个 10 μF 电容独立去 耦至 REGGNDD。此引脚的电压典型值为 2.6 V。 并行输出/输入数据位 9 和数据位 8。当SER/PAR = 0 时，这些引脚充当三态并行数字输 入/ 输出。详情参见“并行接口”部分。 在串行模式下，当SER/PAR = 1 时，这些引脚必须与DGND相连。 并行输出/输入数据位DB10/串行数据输出。当SER/PAR = 0 时， 此引脚充当三态并行数字 输 入/输出。详情参见“并行接口”部分。在硬件串行模式下，此引脚应与DGND相连。 在串行模 式下，当SER/PAR = 1 时，此引脚用作SPI接口的数据输入。 并行输出/输入数据位 11/串行数据输出B。当SER/PAR = 0 时，此引脚充当三态并行数字 输入/ 输出。详情参见“并行接口”部分。 在串行模式下，当SER/PAR = 1时，此引脚用作SDOB， 输出串行转换数据。 并行输出/输入数据位 12/串行数据输出A。当SER/PAR = 0 时，此引脚充当三态并行数字 输入/ 输出。详情参见“并行接口”部分。 在串行模式下，当SER/PAR = 1时，此引脚用作SDOA，输出串行转换数据 。 并行输出/输入数据位 13、数据位 14 和数据位 15/过采样率选择。当SER/PAR = 0 时， 这 些 引脚充当三态并行数字输入/输出。详情参见“并行接口”部分。 在串行硬件模式下， 这些引脚控制过采样设置。完全复位释放时， 信号状态被锁存， 需 要再一 次完全复位才能重新配置。详情参见“数字滤波器”部分。 在软件串行模式下，这些引脚必须连接到 DGND。 写入/突发模式使能。 在软件并行模式下，此引脚用作并行接口的WR。 在硬件并行或串行模式下， 此引脚使能 BURST 模式。完全复位释放时， 信号状态被锁存， 需 要再一次完全复位才能重新配置。详情参见“突发序列器”部分。 在软件串行模式下，此引脚应连接到 DGND。 串行时钟输入/并行数据读取控制输入。在串行模式下， 此引脚用作数据传输的串行时钟 输入。 CSb下降沿使数据输出线路SDOA和SDOB脱离三态，并输出转换结果的MSB 。SCLK 上升沿将 随后的所有数据位逐个送至串行数据输出SDOA和SDOB。 在并行模式下，如果CSb处于逻辑低电平，则使能输出总线。 片选。此低电平有效逻辑输入使能数据帧传输。 在并行模式下， 如果CSb处于逻辑低电平， 则会使能DBx输出总线， 转换结果通过 并行数据总 线输出。 在串行模式下，利用CSb使能串行读取帧传输，并输出串行输出数据的MSB。 |
引脚编号 | 类型1 | 引脚名称2 | 描述 |
64, 65, 66
67
68
69 70
73 74 75 76 77 78 79 80 | DI
DO
DI
CAP CAP
AI AI GND AI AI GND AI AI GND AI AI GND | CHSEL0 、 CHSEL1、 CHSEL2 BUSY
CONVST
REGGND REGCAP
V0B V0BGND V1B V1BGND V2B V2BGND V3B V3BGND | 通道选择输入 0 至输入 2。在硬件模式下， 这些输入在通道组 A 和通道组 B 中选 择下 一转换的输入通道。例如， CHSELx = 0x000 选择 V0A 和 V0B 进行下一转换； CHSELx = 0x001 选择 V1A 和 V1B 进行下一转换。 在软件模式下，这些引脚必须连接到 DGND。 输出繁忙。 CONVST 上升沿之后， 此引脚变为逻辑高电平， 表示转换过程已开始。 BUSY 输出保持高电平， 直到当前选定通道的转换过程完成为止。 BUSY 下降沿表 示转 换数据正被锁存至输出数据寄存器，稍后便可供读取。数据必须在 BUSY 变 为低电平之 后读取。当 BUSY 信号为高电平时， CONVST 的上升沿不起作用。 通道组 A 和通道组 B 的转换开始输入。 此逻辑输入启动模拟输入通道上的转换。 对于 选定的模拟输入对， 当 CONVST 从低电平变为高电平时，转换启动。当突发 模式和过 采样模式被禁用时， 每次 CONVST 从低电平变为高电平都会转换一对通 道。在序列器 模式下，当突发模式或过采样模式使能时， 为了执行所需数量的转 换，只需 CONVST 从低电平变为高电平一次。 内部模拟稳压器地。此引脚必须连接到系统的 AGND 层。 内部模拟稳压器电压输出的去耦电容引脚。应将此输出引脚通过一个 10 μF 电容 独立去 耦至 REGGND。此引脚的电压典型值为 4.5 V。 通道 0 模拟输入， ADC B。 模拟输入接地引脚。此引脚对应于模拟输入引脚 V0B。 通道 1 模拟输入， ADC B。 模拟输入接地引脚。此引脚对应于模拟输入引脚 V1B。 通道 2 模拟输入， ADC B。 模拟输入接地引脚。此引脚对应于模拟输入引脚 V2B。 通道 3 模拟输入， ADC B。 模拟输入接地引脚。此引脚对应于模拟输入引脚 V3B。 |
1 AI代表模拟输入，GND代表地，P代表电源，REF代表基准电压输入/输出， DI代表数字输入， DO代表数字输出，CAP代表去耦电容引脚。
2 请注意，在整篇数据手册中， 多功能引脚(如SER/PAR)由整个引脚名称或引脚的单个功能表示； 例如SER即表示仅与此功能相关。
工作原理
ADC传 递函数
内部/外部基准电压源
ADCS16162可以采用内部或外部基准电压源工作，其内置一个 2.5 V片内带隙基准电压源。 REFINOUT引脚既可使用该2.5V 基准电压， 以在内部产 生4.096 V片内基准电压，也允许 向ADCS16162施加一个2.5 V外部基准电压。所施加的2.5 V外部基准电压也会在内部缓冲的作用下放大至4.096V。 此4.096 V缓冲的基准电压是SAR ADC所用的基准电压。
REFSEL引脚是一个逻辑输入引脚， 允许用户选择内部基准 电压或外部基准电压。如果此引脚设为逻辑高电平， 则选择 并使能内部基准电压模式。如 果此引脚设为逻辑低电平， 则 内部基准电压禁用， 必须将外部基准电压施加到REFINOUT 引脚。
内部基准电压缓冲始终使能。完全复位之后， ADCS16162工作 在REFSEL引脚所选择的基准电压模式。无论使用内部还是 外部基准电压， 都需要对
REFINOUT引脚去耦。需要将一个 100 nF X8R 陶 瓷 电 容 连 接 在 REFINOUT 引 脚 至 REFINOUTGND之间。 ADCS16162内置一个基准电压缓冲器，后者配置为将基准电压 放大至约4.096 V 。REFCAP和REFGND之间需要连接一个10μF X5R陶瓷电容。
REFINOUT引脚提供的基准电压为2.5 V。 当ADCS16162配置为外部基准电压模式时， REFINOUT引脚为 高输入阻抗引脚。
如果系统其它地方需要使用内部基准电压，则首先必须在外部对其进行缓冲。
关断模式
RESET引脚保持低电平超过1.2 μs时，ADCS16162进入关断模式。当RESET引脚从低电平变为高电平时，器件退出关断模式，进入正常模式。 当ADCS16162处于关断模式时， 典型功耗为78 μA，上电到可对器件执行写操作的时间约为240 μs。上电到可执行转换的时间为15 ms 。在关断模 式下，所有电路均关断， 所有寄存器清零并复位至默认值。
数字滤波器 ADCS16162内置一个可选的数字一阶sinc滤波器，在使用较低吞吐速率或需要更高信噪比或更宽动态范围的应用中，须使用该滤波器。数字滤波器 的OSR在硬件模式下由过采样引脚OS2至OS0(OSx) 控制，在软件模式下由配置寄存器中的OS位控制。在软件模式下，设置配置寄存器中的OS位之 后，所有通道均使能过采样。在硬件模式下，完全复位释放时的OSx信号决定要使用的OSR。 下表提供了用来选择不同过采样倍率的过采样位解码。除过采样功能外，输出结果被抽取为16位分辨率。
如果OSx引脚/OS位选择8倍过采样， 则下一个CONVST上升 沿采集选定通道的第一个样本，该通道的其余7个样本由内 部产生的采样信号采集。然 后对这些样本求平均值， 以改进 SNR性能。随着过采样率提高， −3 dB带宽降低， 容许的采 样频率也降低。转换时间随着过采样率提高而延长， BUSY 信号与过采样率成比例。采集和转换时间随着过采样率提高 而线性增加。
若在序列器或突发模式下使能过采样，则在序列器移至下一 通道之前，会采集给定通道的额外样本。 下表显示了器件每个允许的过采样率所对应的典型SNR性 能。对于该器件的三个输入范围， 使用的输入信号音为100 Hz正弦波。 SNR与OSR的关系 如图48所示。
表. 过采样位解码
OSx引脚/OS位 |
OSR | 典型SNR (dB) | −3 dB带宽 (kHz) | ||
±2.5 V范围 | ±5 V范围 | ±10 V范围 | 所有范围 | ||
000 | 无过采样 | 86.8 | 88.7 | 90.5 | 37 |
001 | 2 | 87.1 | 89.6 | 91.1 | 36.5 |
010 | 4 | 88 | 90.6 | 92.2 | 35 |
011 | 8 | 88.9 | 91.6 | 93.2 | 30.5 |
100 | 16 | 90 | 92.6 | 94.2 | 22 |
101 | 32 | 91.6 | 93.8 | 95.1 | 13.2 |
110 | 64 | 92.9 | 94.5 | 95.4 | 7.2 |
111 | 128 | 93.4 | 94.4 | 95.1 | 3.6 |
应用信息 功能概述
ADCS16162有两种主要工作模式： 硬件模式和软件模式。此外，硬件或软件模式的通信接口可以是串行或并行。对于不同的工作模式和接口选择， 某些功能可能无法使用。在软件串行模式和软件并行模式下， 全部功能均可使用；在硬件串行模式和硬件并行模式下， 某些功能受到限制。表10列 出了不同工作模式下可以使用的功能。
电源
ADCS16162有两个独立电源VCC 和VDRIVE ，其分别为模拟电路和数字接口供电。 V CC 电源和VDRIVE 电源均应通过并联的10 μF电容和100 nF 电容去耦。另外，这些电源由两个内部LDO稳压器调节。模拟LDO(ALDO) 通常提供4.5 V电压。 ALDO应通过REGCAP和REGCAPGND引脚之间的 10 μF电容去耦。数字LDO (DLDO)通 常 提 供 2.6 V 电 压 。 DLDO 应 通 过 REGCAPD 和REGCAPDGND引脚之间的10 μF电容去耦。 上电时间要求
ADCS16162对电源上电时序十分鲁棒。推荐顺序是先让VDRIVE上电， 再让VCC 上电。RESET保持低电平， 直至两个电源均 稳定为止。 典型连接
典型连接图显示了ADCS16162正常工作所需的典型连接。按照图所 示将VCC 和VDRIVE 电源去耦。较小的0.1μF电容应尽可能靠近 电源引脚，较大 的10 μF体电容与之并联。按照图所示及 上表所述将基准电压源和LDO稳压器去耦。
模拟输入 引脚要 求 VxA 和VxAGND (类似地， VxB 和 VxBGND) 输入端的电阻R匹配，以免阻抗不匹配引起模拟 输入通道上的增益误差。
表10. 功能矩阵
器件配置
工作模式
工作模式(硬件模式或软件模式)在ADCS16162退出完全复位 时 配 置 。 当 RESET 引 脚 从 低 电 平 变 为 高 电 平 时 HW_RNGSELx 引 脚 的 逻 辑 电 平 决 定 工 作 模 式 。HW_RNGSELx引脚具有双 重功能。如果HW_RNGSELx = 0b00 ，则ADCS16162进入软件模 式。HW_RNGSELx的任何其它 组合都会将ADCS16162配置为硬件 模式，模拟输入范围配置如表8所示。配置软件模式后， 便会忽略 HW_RNGSELx信号的逻辑电平。配置一种工作模式后，要退出该工 作模式并设置另一种工作模式， 需要通过RESET引脚执行完全复 位。若选 择硬件模式，则所有后续器件配置都是通过引脚控制进 行。 硬件模式下禁止访问片内寄存器。在软件模式下， 接口和基 准 电压配置必须通过引脚控制进行，但所有后续器件配置只 能通过寄 存器进行。
内部/外部基准电压源
当ADCS16162退出完全复位时，内部基准电压源要么使能， 要 么 禁用。 当RESET引脚从低电平变为高电平时，REFSEL信号的逻辑电 平配置基准电压源。配置基准电压源后， 便会忽 略REFSEL信号的逻 辑电平变化。若REFSEL信号设为1，则使 能内部基准电压源。若 REFSEL设为逻辑0，则禁用内部基准电压源，必须将外部基准 电压 源施加到 REFINOUT 引脚，ADCS16162才能正常工作。要退出当 前工作模式并设置另一种工作模式，需要通过RESET引脚执行完全复 位。REFINOUT和REFINOUTGND引脚之间应连接一个100 nF 电 容。若使用外部基准电压源，则应在基准电压源与ADCS16162 的 REFINOUT引脚之间串联一个10 kΩ带宽限制电阻。
数字接口
数字接口选择 (并行或串行)在ADCS16162退出完全复位时配置。当 RESET引脚从低电平变为高电平时， SER/PAR信号的逻辑电平配置 该接口。若SER/PAR信号设为0，则使能并行 接口。若SER/PAR信 号设为1，则选择串行接口。此外，若选择串行接口， 当RESET引脚 被释放时， 会监视SER1W信号 以决定选择串行1线还是2线模式。配 置好接口之后， 便会忽 略SER/PAR信号或SER1W信号(使能串行接 口情况下) 的逻辑电平变化。要退出当前工作模式并设置另一种工作 模式， 需要通过RESET引脚执行完全复位。
硬件模式
若选择硬件模式，可用功能会受到限制， 而且所有功能都是 通过引 脚控制进行配置。为了配置ADCS16162的功能，完全复 位后会检查 以下信号的逻辑电平： CRC 、BURST 、SEQEN和OSx。表11汇总 了完全复位释放时器件锁存的信号， 其取决于所选的工作模式。完 成器件配置后， 要退出当前配置并 设置另一种配置， 需要通过 RESET引脚执行完全复位。根据所选的接口类型，可用功能可能会受 到限制。关于硬件并行 或串行模式下可用功能的完整列表，请参见 表10。复位时会查询CHSELx引脚状态，以决定要获取哪个初始模 拟 输入通道对进行转换， 或配置序列器的初始设置。正常工 作期间可 以重新配置要转换的通道对或硬件序列器，方法是 在CONVST上升 沿之前到BUSY下降沿为止，设置并保持 CHSELx信号电平。
HW_RNGSELx信号控制所有16个模拟输入通道的模拟输入 范围。这 些引脚的逻辑状态改变会立即影响模拟输入范围； 但是，除正常采集 时间要求外， 还有典型值约为120 µs的建 立时间要求。建议根据系 统信号所需的输入范围，通过硬连 线连接范围选择引脚。
硬件模式下禁止访问片内寄存器。
表. 锁存的硬件信号汇总
信号 | 完全复位时锁存 | 复位时读取 | 繁忙时读取 | 边沿驱动 | ||||
硬件模式 | 软件模式 | 硬件模式 | 软件模式 | 硬件模式 | 软件模式 | 硬件模式 | 软件模式 | |
REFSEL SEQEN HW_RNGSELx (范围选择) HW_RNGSELx (硬件或软件 模式) SER/PAR CRCEN OSx BURST CHSELx SER1W | 是 是
是
是 是 是 是
是 | 是 否 是 是 否 否 否 是 |
是 |
是
否 |
是
是 |
否 |
是 |
否 |
表中的空白单元意味着不适用。
软件模式
若选择软件模式且已配置基准电压源和接口类型，则ADCS16162 的所有其它配置都要通过片内寄存器进行设置。选择软件模 式时，ADCS16162的全部功能都可以使用。 表11汇总了完全复位
释放时器件锁存的信号， 其取决于所选的工作模式。 复位功能
ADCS16162有两种复位模式：完全或部分。复位模式选择取决于 复位低电平脉冲的长度。部分复位要求RESET引脚保持低电平 40 ns 到500 ns。释放RESET 50 ns之后，器件即完全可用， 可以 启动转 换。完全复位要求RESET引脚保持低电平至少1.2 μs。释
放RESET 15 ms之后，器件完成重新配置，可以启动转换。 部分复 位会重新初始化下列模块：
• 序列器
• 数字滤波器
• SPI
• 两个SAR ADC
部分复位完成时，会丢弃当前转换结果。部分复位不会影响 软件模 式下设置的寄存器值，或硬件和软件模式下存储用户 配置的锁存 器。部分复位之后， 软件模式下需要执行一次伪 转换。
完全复位会将器件复位至默认上电状态。 ADCS16162退出完全 复位时会配置如下内容：
• 硬件模式或软件模式
• 内部/外部基准电压源
• 接口类型
上电时， 一旦VCC 和VDRIVE 电源均稳定下来， 便可释放RESET 信 号。完全复位后释放RESET引脚时， HW_RNGSELx、
REFSEL 、SER/PAR和DB4/SER1W引脚的逻辑电平决定器件 配置。
若选择硬件模式， 则当RESET引脚在完全复位模式下从低电 平变为 高电平时，CRC、BURSTEN、SEQEN和OSx信号所决 定的功能也会 被锁存。完成功能配置后， 便会忽略这些信号 的变化。在硬件模式 下，模拟输入范围(HW_RNGSELx信 号) 可在完全或部分复位期间或 正常工作期间配置， 但硬件 /软件模式选择需要完全复位才能重新配 置，同时此设置会 被锁存。
在硬件模式下， 退出完全和部分复位时均会查询CHSELx和
HW_RNGSELx引脚，以便执行如下操作：
• 确定要获取哪一个初始模拟输入通道对进行转换。
• 配置序列器的初始设置。
• 选择模拟输入电压范围。
CHSELx和HW_RNGSELx信号不会被锁存。正常工作期间可 以重新 配置要转换的通道对或硬件序列器，方法是在 CONVST上升沿之前 设置CHSELx信号电平并保持不变，直 到BUSY再次变为低电平。详 情参见“通道选择”部分。
在软件模式下， 所有其它功能都是通过片内寄存器进行 配置。
引脚功能概览
ADCS16162有多个双功能引脚， 其功能取决于HW_RNGSELx引 脚选择的工作模式。表12列出了不同工作模式和接口模式下 的引脚 功能。
表. 引脚功能概览
引脚 | 工作模式 | |||
软件模式，HW_RNGSELx = 00 | 硬件模式，HW_RNGSELx ≠ 00 | |||
串行，SER/PAR = 1 | 并行，SER/PAR = 0 | 串行，SER/PAR = 1 | 并行，SER/PAR = 0 | |
CHSELx | 无功能，连接到DGND | 无功能，连接到DGND | CHSELx | CHSELx |
SCLK/RD WR/BURST | SCLK 连接到DGND | RD WR | SCLK BURST | RD BURST |
DB15/OS0至 | 连接到DGND | DB15至DB13 | OSx | DB15至DB13 |
DB13/OS2 | ||||
DB12/SDOA | SDOA | DB12 | SDOA | DB12 |
DB11/SDOB | SDOB，串行1线模式下浮 空 | DB11 | SDOB | DB11 |
DB10/SDI | SDI | DB10 | 连接到DGND | DB10 |
DB9至DB6，DB3至 DB0 | 连接到DGND | DB9至DB6 ，DB3至DB0 | 连接到DGND | DB9至DB6 ，DB3至DB0 |
DB5/CRCEN | 连接到DGND | DB5 | CRCEN | DB5 |
DB4/SER1W | SER1W | DB4 | SER1W | DB4 |
HW_RNGSELx | HW_RNGSELx，连接到 DGND | HW_RNGSELx，连接到 DGND | HW_RNGSELx，配置模拟 输入范围 | HW_RNGSELx，配置模拟 输入范围 |
SEQEN | 无功能，连接到DGND | 无功能，连接到DGND | SEQEN | SEQEN |
REFSEL | REFSEL | REFSEL | REFSEL | REFSEL |
数字接口
通道选择 硬件模式
CHSELx信号的逻辑电平决定要转换的通道对；信号解码信 息参见表13。退出完全或部分复位时的CHSELx信号决定要 采样的初始通道对。复位之后，在 BUSY高电平期间会检查 CHSELx信号的逻辑电平，以便设置下一转换的通道对。 CHSELx信号电平必须在CONVST从低电平变为高电平之前 设置，并且保持 不变，直到BUSY从高电平变为低电平，指 示转换已完成。详情参见图51。
软件模式
在软件模式下，要转换的通道由通道寄存器选择。上电时或 复位后，选择进行转换的默认通道为V0A和V0B。 表. CHSELx引脚解码
通道选择输入引脚 | 要转换的模拟输入通道 | ||
CHSEL2 | CHSEL1 | CHSEL0 | |
0 0 0 0 1 1 1 1 | 0 0 1 1 0 0 1 1 | 0 1 0 1 0 1 0 1 | V0A, V0B V1A, V1B V2A, V2B V3A, V3B V4A, V4B V5A, V5B V6A, V6B V7A, V7B |
要配置并使能序列器，建议按如下步骤操作(见下图)：
1. 配置所需模拟输入通道的模拟输入范围。
2. 设置序列器堆栈寄存器以选择序列中的通道。
3. 将需要的最后一个序列步骤中的SSRENx位置1。
4. 将配置寄存器中的SEQEN位置1。
5. 提供一个伪CONVST脉冲。
6.重复发送CONVST脉冲并读取转换结果， 遍历序列器堆 栈中的 每个元素。
若再来一个CONVST脉冲，序列将自动从序列器堆栈中的第 一个元 素重新开始。
部分复位之后，序列器指针重定位在堆栈的第一层， 但寄存 器设置 值保持不变。
突发序列器
突发模式下不需要为转换序列 中的每个步骤产生一个 CONVST脉 冲。一个CONVST脉冲就能转换序列中的每个步 骤。
突发序列器是一个配合序列器工作的额外特性。若使能突发 功能， 则一个CONVST脉冲就能启动序列器中配置的所有通 道的转换。使 用突发功能时，无需为转换序列中的每个步骤 产生一个CONVST脉 冲，若禁用突发功能则不然。
突发功能的配置取决于工作模式：硬件模式或软件模式。关 于各种 模式下配置突发功能的具体信息，参见“硬件模式突 发”部分和 “软件模式突发”部分。
配置后，突发序列在CONVST上升沿启动。 BUSY引脚变为 高电平 表示转换正在进行。 BUSY引脚将保持高电平，直到 序列中的所有 转换都已完成。BUSY引脚变为低电平后，可 以回读转换结果。
读取突发序列中所有数据所需的数据读取次数取决于配置 的序列长 度。
转换结果按通道的设置顺序出现在数据总线(并行或串行)上。在突发模 式下， ADCS16162的吞吐速率受限，具体值取决于序列长度。每个 通道对都需要采集、转换和回读时间。完成一 个含有N对通道的序列 所需的时间可通过下式估算：
tBURST = (tCONV 25 ns) (N – 1)(tACQ tCONV ) N(tRB )
其中：
tCONV 为典型转换时间。
tACQ 为典型采集时间。
tRB 为串行1线、串行2线或并行模式下回读转换结果所需 的时间。
硬件模式突发
将BURST引脚置1，就会在硬件模式下使能突发模式。还要 将EQEN 引脚置1以使能序列器。
在硬件模式下，突发序列器由BURST 、SEQEN和CHSELx引 脚配 置。当ADCS16162退出完全复位时， 突发序列器要么使能， 要么禁 用。当释放RESET引脚时， SEQEN引脚和BURST引脚 的逻辑电平决 定突发序列器是使能还是禁用。 释放RESET引脚后，该功能便固定下 来，要退出该功能并设置另一种配置， 需要通过RESET引脚执行完全 复位。
当突发序列器使能时， CHSELx引脚的逻辑电平决定选择哪些通道在 突发序列中进行转换。释放RESET引脚时的CHSELx引 脚状态决定要 在序列中转换的通道初始设置。要在复位后重新 配置选定进行转换的 通道， 请将CHSELx引脚设为所需的设置 并保持下一个BUSY脉冲时 间(详情参见图63)。
软件模式突发
在软件模式下，将配置寄存器中的BURST位设为1可使能突 发功能。 将配置寄存器中的SEQEN位设为1时，必须执行此 操作， 如“软件 模式序列器”部分中配置序列器的步骤所述 (更多信 息参见下图)。
寄存器汇总
ADCS16162有6个读/写寄存器， 用于在软件模式下配置器件； 另有32个序列器堆栈寄存器， 用于设置灵活的片内序列器； 还有一个只读状态寄存 器。下表是ADCS16162的读/写寄存器一览表。状态寄存器是一个只读寄存器，包含关于上次转换的通道对的信息和 CRC结果。
表. 寄存器汇总1
寄存器 | 名称 | 位 | 位7 | 位6 | 位5 | 位4 | 位3 | 位2 | 位1 | 位0 | 复位 | R/W |
0x02 | 配置寄存器 | [15:8] | 寻址 | 保留 | 0x0000 | R/W | ||||||
[7:0] | SDEF | BURSTEN | SEQEN | OS | STATUSEN | CRCEN | ||||||
0x03 | 配置寄存器 | [15:8] | 寻址 | 保留 | 0x0000 | R/W | ||||||
[7:0] | CHB | CHA | ||||||||||
0x04 | 输入范围寄 存器A1 | [15:8] | 寻址 | 保留 | 0x00FF | R/W | ||||||
[7:0] | V3A | V2A | V1A | V0A | ||||||||
0x05 | 输入范围寄 存器A2 | [15:8] | 寻址 | 保留 | 0x00FF | R/W | ||||||
[7:0] | V7A | V6A | V5A | V4A | ||||||||
0x06 | 输入范围寄 存器B1 | [15:8] | 寻址 | 保留 | 0x00FF | R/W | ||||||
[7:0] | V3B | V2B | VB1 | V0B | ||||||||
0x07 | 输入范围寄 存器B2 | [15:8] | 寻址 | 保留 | 0x00FF | R/W | ||||||
[7:0] | V7B | V6B | VB5 | V4B | ||||||||
0x20 to 0x3F | 序列器堆栈 寄存器 [0:31] | [15:8] | 寻址 | SSRENx | 0x00002 | R/W | ||||||
[7:0] | BSELx | ASELx | ||||||||||
N/A | 状态寄存器 | [15:8] | A[3:0] | B[3:0] | N/A | R | ||||||
[7:0] | CRC[7:0] | |||||||||||
1 N/A表示不适用。
2 启动完全或部分复位后， 序列器堆栈寄存器重新初始化， 遍历通道V0A和通道V0B至通道V7A和通道V7B并循环。其余24层堆栈重新初始化为
0x0。
寻址寄存器
写入器件的7个MSB用于确定要寻址的寄存器。这7个MSB由寄存器地址 (REGADDR) 位 [5:0] 和读/写位组成。寄存器地址位 确定选择哪个片内寄 存器。读/写位确定DB10/SDI线上数据的其余9位是否载入被寻址的寄存器。若读/写位为1，则将这些位载 入由寄存器选择位寻址的寄存器。若读/ 写位为0，则认为命令是一个读操作请求。被寻址的寄存器数据可在下一读操作中读取。
MSB LSB
D15 | D14 | D13 | D12 | D11 | D10 | D9 | D8至D0 |
W/R | REGADDR[5] | REGADDR[4] | REGADDR[3] | REGADDR[2] | REGADDR[1] | REGADDR[0] | DATA[8:0] |
表.
位 | 引脚名称 | 描述 |
D15 | W/R | 若向此位写入1，则将此寄存器的位 [D8:D0] 写入REGADDR[5:0] 指定的寄存器。 若写 入0，则下一个操作是对指定寄存器执行读操作。 |
D14 | REGADDR[5] | 若向此位写入1，则REGADDR[4:0] 的内容指定32个序列器堆栈寄存器。 若 写入0，则选择REGADDR[4:0] 所定义的寄存器。 |
[D13:D9] | REGADDR[4:0] | 当W/R =1时， REGADDR[4:0] 的内容决定要选择的寄存器，如下所示： 00001 ：保留。 00010 ：选择配置寄存器。 00011 ：选择通道寄存器。 00100：选择输入范围寄存器A1。 00101 ：选择输入范围寄存器A2。 00110：选择输入范围寄存器B1。 00111 ：选择输入范围寄存器B2。 01000 ：选择状态寄存器。 当W/R = 0时， REGADDR[4:0] 为00000，读取转换代码。 |
[D8:D0] | DATA[8:0] | 将这些位写入位REGADDR[5:0] 指定的寄存器。有关各寄存器的详细说明， 参见下面的部 分。 |
表. 输入范围寄存器A1的位功能描述
位 | 位名称 | 设置 | 描述 | 复位 | 访问类型 |
[15:9] | 寻址 | 位 [ 15:9] 指定相关寄存器的地址。详情见“寻址寄存器”部分。 | 0x0 | R/W | |
8 | 保留 | 保留。 | 0x0 | R/W | |
[7:6] | V3A |
00 01 10 11 | V3A电压范围选择。 V3A ± 10 V。 V3A ± 2.5 V。 V3A ± 5 V。 V3A ± 10 V。 | 0x3 | R/W |
[5:4] | V2A |
00 01 10 11 | V2A电压范围选择。 V2A ± 10 V。 V2A ± 2.5 V。 V2A ± 5 V。 V2A ± 10 V。 | 0x3 | R/W |
[3:2] | V1A |
00 01 10 11 | V1A电压范围选择。 V1A ± 10 V。 V1A ± 2.5 V。 V1A ± 5 V。 V1A ± 10 V。 | 0x3 | R/W |
[1:0] | V0A |
00 01 10 11 | V0A电压范围选择。 V0A ± 10 V。 V0A ± 2.5 V。 V0A ± 5 V。 V0A ± 10 V。 | 0x3 | R/W |
表. 输入范围寄存器B2的位功能描述
位 | 位名称 | 设置 | 描述 | 复位 | 访问类型 |
[15:9] | 寻址 | 位 [ 15:9] 指定相关寄存器的地址。详情见“寻址寄存器”部分。 | 0x0 | R/W | |
8 | 保留 | 保留。 | 0x0 | R/W | |
[7:6] | V7B |
00 01 10 11 | V7B电压范围选择。 V7B ± 10 V。 V7B ± 2.5 V。 V7B ± 5 V。 V7B ± 10 V。 | 0x3 | R/W |
[5:4] | V6B |
00 01 10 11 | V6B电压范围选择。 V6B ± 10 V。 V6B ± 2.5 V。 V6B ± 5 V。 V6B ± 10 V。 | 0x3 | R/W |
[3:2] | V5B |
00 01 10 11 | V5B电压范围选择。 V5B ± 10 V。 V5B ± 2.5 V。 V5B ± 5 V。 V5B ± 10 V。 | 0x3 | R/W |
[1:0] | V4B |
00 01 10 11 | V4B电压范围选择。 V4B ± 10 V。 V4B ± 2.5 V。 V4B ± 5 V。 V4B ± 10 V。 | 0x3 | R/W |
序列器堆栈寄存器
虽然通道寄存器能够定义下一个要转换的通道(无论是诊断通道还是一对模拟输入通道)，但若要对许多模拟输入通道进行采 样， 那么利用32个序列 器堆栈寄存器将很方便。在通信寄存器中，当REGADDR5位设为逻辑1时，
REGADDR[4:0] 的内容指定 32个序列器堆栈寄存器中的一个。在每个 序列器堆栈寄存器中，用户可以指定一对模拟输入进行同步采样。
序列的结构形成一个堆栈，其中的每一行代表要同步转换的两个通道。序列从序列器堆栈寄存器1开始，一直遍历到序列器堆 栈寄存器32并循环。 如果某一序列器堆栈寄存器中的位D8 (使能位SSRENx)设为1，该序列将以该寄存器定义的模拟输入对结 束， 然后回到第一序列器堆栈寄存器并再 次循环。默认情况下，序列器堆栈寄存器设置为遍历通道V0A和通道V0B至通道V7A 和通道V7B并循环。启动完全或部分复位后， 序列器堆栈寄存 器重新初始化， 遍历通道V0A和通道V0B至通道V7A和通道V7B并 循环。
地址：0x20至0x3F；复位：0x0000 ；名称：序列器堆栈寄存器 [0:31]
